跨时钟域问题

上面说的亚稳态其实是为了跨时钟域设计做准备的，不过这里要说明的是即使不跨时钟域也可能会出现亚稳态，也就是我们平时说的时序不满足的情况，这种情况下就不要用下面说的方法来消除亚稳态，而是好好的分析电路，到底时序不满足发生在哪里，然后改进。

必须要说明的是这里的跨时钟域问题是指的异步时钟域之间的，异步时钟域的意思是两个时钟的相位关系是不相关的，如果是同源时钟不要用这个跨时钟域的思路来解决问题，而是考虑时钟的相位关系来调节信号之间的传输！！！

当然这个问题不需要重复早造轮子，Clifford E Cummings的这篇文章(CUMMINGS C E. Clock domain crossing (cdc) design & verification techniques using systemverilog[J]. 2008: 56.)已经把这个问题阐述得很清楚了，下面的内容是我认为比较重要的部分的一些笔记。

笔记待补充